Компании Synopsys и TSMC объявили о достижении ключевых вех в рамках развития экосистемы Open Innovation Platform. Ключевым результатом сотрудничества стала сертификация цифровых и аналоговых EDA-потоков проектирования Synopsys для техпроцесса TSMC A14, а также успешная реализация tape-out 64G UCIe IP на техпроцессах 2 нм и 3 нм.
Сертификация A14 и внедрение агентского ИИ в проектирование
Сертификация процесса A14 охватывает все этапы разработки — от реализации до финального подтверждения (signoff), что позволяет проектным командам переходить к производству на данном узле. В части аналогового проектирования Synopsys и TSMC работают над инструментами трассировки устройств для A14, что является критически важным шагом для автоматизации размещения и трассировки передовых аналоговых систем.
Новые методы проектирования теперь включают возможности «агентского» ИИ, интегрированные в три ключевых продукта:
- Custom Compiler: ускоряет миграцию аналоговых схем.
- Fusion Compiler: использует анализ на базе больших языковых моделей (LLM) для повышения продуктивности инженеров.
- 3DIC Compiler: предлагает новый поток для оптимизации компоновки чиплетов, автоматизируя проектирование гетерогенных многокристальных систем на базе упаковки TSMC 3DFabric.
Интеграция питания и оптических решений
Особое внимание уделено управлению питанием и оптическим технологиям. Платформа 3DIC Compiler теперь поддерживает совместное проектирование и симуляцию встроенных регуляторов напряжения (IVR) на упаковке TSMC CoWoS. Это решение направлено на повышение энергоэффективности и целостности питания в сложных многокристальных системах, где требования к подаче энергии постоянно растут.
Для оптических межсоединений компании разработали интегрированный поток совместного проектирования фотонных и электронных компонентов для технологии TSMC COUPE. Этот процесс объединяет реализацию 3DIC, мультифизический анализ и оптимизацию, позволяя разработчикам верифицировать архитектуры оптических интерконнектов внутри многокристальных сборок.
Развитие стандарта UCIe и IP-решения для техпроцесса N2P
В области межчиповых соединений (die-to-die) Synopsys продемонстрировала работу кремния UCIe-A 32G/40G на тестовом чипе TSMC N3P, интегрированном с интерпозером CoWoS-S. Компания также завершила tape-out 64G UCIe IP — этот стандарт поддерживает скорость передачи данных 64 ГТ/с, что соответствует спецификации UCIe 3.0.
Для техпроцесса TSMC N2P компания Synopsys подтвердила наличие IP-решений и успешные tape-out для ряда ключевых стандартов:
- Интерфейсы PCIe 7.0;
- Память HBM4 и LPDDR6/5X/5;
- Ethernet PHY 224G;
- Технологии UCIe, OTP и блоки мониторинга состояния (процесс, напряжение, температура).
Кроме того, расширен портфель проверенных на практике IP-решений (Foundation, MIPI и память) для узлов N3P и N2P. Также ведется разработка IP для компактных процессов TSMC от 6 нм до 3 нм, включая поддержку CXL 4.0 со скоростью 128 ГТ/с.
Стоит отметить высказывания представителей обеих компаний, подчеркивающие масштаб и важность проведенной работы. Как отметил Майкл Бюлер-Гарсия (Michael Buehler-Garcia), старший вице-президент Synopsys, по мере того как системы искусственного интеллекта продолжают расти в масштабе и сложности, клиентам требуются проверенные IP-решения, интеллектуальные инструменты проектирования и передовые методологии корпусирования, которые работают вместе бесшовно. Совместные инновации компаний адресуют континуум возможностей совместного проектирования кремния и систем, необходимых для ускорения разработки ИИ нового поколения и высокопроизводительных вычислительных систем.
В свою очередь, Авеек Саркар (Aveek Sarkar), директор Отдела управления экосистемами и альянсами в TSMC, указал, что сотрудничество с партнерами по экосистеме Open Innovation Platform (OIP) позволяет успешно отвечать на стремительно растущие требования искусственного интеллекта и высокопроизводительных вычислений. Объединяя сертифицированные EDA-решения и портфель проверенных IP-продуктов от Synopsys с новейшими технологиями процессов и корпусирования от TSMC, компании помогают заказчикам расширять границы производительности, интеграции и энергоэффективности.
Дополнительные технологические детали и особенности реализации
- Особенности UCIe: Продемонстрированный кремний UCIe-A 32G/40G на тестовом чипе TSMC N3P имеет встроенный интерфейс DFT (Design-for-Test) для обеспечения системной видимости. Кроме того, 64G UCIe IP было успешно выпущено на обоих техпроцессах — 2 нм и 3 нм. Интересно, что аналогичный стандарт компания AMD задействует в своих чиплетных линках для архитектуры Versal RF, а скорость 64 ГТ/с является максимальным показателем передачи данных в актуальной спецификации UCIe 3.0.
- Мониторинг и дополнительные IP: В рамках техпроцесса N2P помимо упомянутых интерфейсов реализован IP для однократно программируемой памяти (OTP), а также IP для мониторинга технологического процесса, напряжения и температуры (Silicon Lifecycle Management).
- Компактные процессы: Портфель разработок пополнился IP для компактных «C»-процессов TSMC, охватывающих диапазон от 6 нм до 3 нм, включая ранее упомянутый CXL 4.0 IP со скоростью передачи данных 128 ГТ/с.
