Обновление RISC-V: стандарты и внедрение на Hot Chips 2026
На конференции Hot Chips 2026 компания SiFive представила доклад об актуальном состоянии стандартов и темпах внедрения архитектуры RISC-V. Официальным днем рождения проекта считается 18 мая 2010 года, таким образом, к моменту проведения текущей конференции история RISC-V насчитывает уже 16 лет. Хронология развития архитектуры охватывает путь от первых наработок в Калифорнийском университете в Беркли и основания организации RISC-V Foundation до появления ранних коммерческих предложений и текущего этапа — выхода на рынок серверных процессоров с использованием первых кремниевых решений RVA23.
Философия открытости и структура архитектуры
Ключевой посыл SiFive заключается в том, что RISC-V представляет собой глобальный стандарт, развиваемый сообществом и не зависящий от успеха или неудач какой-либо отдельной компании. Эта открытость позволила создать более обширный набор реализаций процессоров, чем любая предшествующая ISA: от лицензируемых IP-ядер до вариантов с открытым исходным кодом, которые умещаются всего в 125 логических блоков (LUT) FPGA. Чтобы контролировать множество версий RISC-V, спецификация разделена на модульные уровни:
- Базовые ISA: определяют фундаментальные основы.
- Расширения: добавляют специфические функции.
- Профили: устанавливают обязательные комбинации для конкретных вертикалей.
- Стандарты платформ: выходят за рамки ISA, охватывая аппаратные подсистемы целиком.
На текущий момент ратифицированы четыре базовые ISA — RV32I, RV64I, RV32E и RV64E, различающиеся разрядностью адресации и количеством регистров. В разработке находятся и другие варианты, включая версию CHERI, добавляющую аппаратные возможности защиты (capabilities), а также перспективные решения RV128 для 128-битного адресного пространства.
Именование, кодирование и уровни привилегий
Если ранние расширения RISC-V обозначались одной буквой (например, M для умножения и деления, V для векторных вычислений, а G — как псевдоним для набора MAFD), то более поздние разработки перешли на схему именования Z*. Она группирует расширения по категориям, где первая буква после Z указывает на область применения. Пространство кодирования строго классифицировано по категориям (стандартное, зарезервированное, пользовательское, нестандартное и несоответствующее), что исключает конфликты между вендорскими функциями (например, строкой Xsfvqdotq) и будущими стандартными расширениями.
Спецификации RISC-V описывают исполнение «хартов» (harts) внутри среды выполнения, а не просто «голое» железо. Харт — это аппаратный поток, тогда как среда выполнения определяет начальное состояние, свойства памяти и обработку прерываний; в этом смысле пользовательский ABI Linux также является спецификацией. Уровни привилегий RISC-V разделены на режимы пользователя (user), супервизора (supervisor) и машинный (machine). Расширение гипервизора дополняет эту схему виртуальными режимами пользователя и супервизора с двухступенчатой трансляцией адресов, а режим отладки служит для аппаратного отладочного мониторинга.
Иерархия привилегий соблюдается строго: ни одна спецификация не предполагает обязательного наличия более привилегированного режима. Расширения разделены по режимам видимости: Sm (машинный), Sh (гипервизор), Ss (супервизор), Sv (виртуальная память) и Sd (отладка). Итоговая строка ISA строится из базового имени и списка расширений (регистр не имеет значения). Поскольку современные прикладные строки включают десятки расширений Z, S и V, профили играют критическую роль в обеспечении портируемости ПО.
Векторные, матричные вычисления и ИИ
Ратифицированное в 2021 году векторное расширение добавляет 32 векторных регистра, количество которых зависит от реализации. Благодаря поддержке кода, не привязанного к длине вектора (vector-length agnostic), один и тот же бинарный файл может корректно выполняться на устройствах с шириной шины данных от 32 бит до 2048-битных ИИ-ускорителей без перекомпиляции.
Работа над поддержкой матричных вычислений ведется через набор взаимодополняющих подходов. RISC-V классифицирует их как AME, IME и VME (в зависимости от расположения матричных элементов и способа выполнения), плюс ускоренный векторный вариант. Это позволяет вендорам выбирать реализацию, подходящую под их архитектуру данных. SiFive подчеркивает, что RISC-V — единственная ISA, охватывающая все роли в ИИ: она может служить хостовой ISA (как в порте стека NVIDIA CUDA), выступать в качестве ISA устройства во многих ускорителях или использоваться как self-hosted ISA для граничных ИИ-вычислений и агентных процессоров.
Безопасность
Безопасность RISC-V закладывается на уровне архитектуры:
- Регистры физической защиты памяти (PMP): позволяют машинному режиму контролировать доступ со стороны менее привилегированного кода.
- RISC-V Worlds: обеспечивает изоляцию на уровне шины посредством маркировки транзакций идентификатором мира (world ID), что позволяет проверять права доступа на стороне целевого устройства.
- Домены супервизора: обеспечивают конфиденциальные вычисления. Таблица защиты на основе страниц памяти позволяет машинному режиму изолировать несколько стеков супервизора или гипервизора, при этом IOMMU использует аналогичный формат таблиц страниц.
Помимо базовых механизмов, архитектура включает широкий перечень дополнительных функций обеспечения безопасности.
Стандартизация и развитие экосистемы RISC-V
Архитектура RISC-V продолжает расширяться: к уже существующим скалярным и векторным криптографическим расширениям, средствам обеспечения времени выполнения, независимым от данных, целостности потока управления и маскированию указателей добавляются перспективные решения. В их числе — механизмы CHERI, барьеры спекулятивного исполнения, тегирование памяти и контексты шифрования памяти.
Бинарные программные экосистемы сталкиваются с противоречием между ориентацией на «наименьший общий знаменатель» и внедрением новых функций. Ответом RISC-V на этот вызов стал профиль RVA — дорожная карта обязательных расширений ISA, которые разработчики аппаратного обеспечения обязуются предоставлять в каждом поколении для обеспечения совместимости с ПО.
Профили RVA и их классификация
Профили RVA ориентированы на развитые экосистемы процессоров приложений, такие как Android и дистрибутивы Linux. Ратифицированные поколения включают RVA20 (базирующееся на RV64GC), RVA22 и RVA23, утвержденное в октябре 2024 года, которое делает обязательными векторные расширения и гипервизор.
Помимо обязательных расширений, каждый профиль определяет четыре типа опций:
- Локализованные опции: учитывают требования конкретных юрисдикций.
- Опции разработки: вероятные будущие обязательные требования.
- Опции расширения: требуют значительных затрат при реализации.
- Переходные опции: могут как сохраниться в профиле, так и исчезнуть.
Списки опций намеренно сокращены по сравнению с полным набором расширений ISA. Локализованные опции и опции расширения имеют укрупненный характер для снижения затрат на поддержку ПО, тогда как опции разработки могут быть более детализированными, так как в будущем они станут обязательными.
Релизы RVA делятся на два типа: основные (major), добавляющие существенную обязательную функциональность (как RVA20 и RVA23), и минорные, расширяющие только список опций, чтобы новое стандартное ПО продолжало работать на оборудовании предыдущих основных версий.
Специализированные и оптимизационные стандарты
Профиль RVB23 — это отдельный ратифицированный стандарт, предназначенный для процессоров приложений, использующих кастомное ПО (через такие системы сборки, как Yocto и OpenEmbedded), а не бинарные дистрибутивы. Будущие версии RVB будут развиваться по собственному графику.
Поскольку текущие строки ISA описывают функциональность, а не производительность, в спецификацию были добавлены опции оптимизации. Это помогает решить проблему, например, с «невыровненными» доступами к памяти: разработчики часто перестраховываются в коде, хотя высокопроизводительные ядра справляются с ними быстро. Введены две опции оптимизации: Oilsm (ПО предполагает эффективную обработку невыровненных операций загрузки и записи) и Ovlt (микроархитектура оптимизируется на основе динамического значения в регистре длины вектора, а не статических форм циклов).
Для серверного рынка платформа требует соответствия процессоров стандарту RVA23, наличия стандартных прерываний RISC-V AIA, PCIe, IOMMU, UEFI и ACPI, а также поддержки TPM и управления BMC через протоколы MCTP, PLDM, Redfish и IPMI.
Аналогичная логика применяется и в микроконтроллерах: стандарт RVM предписывает использование расширений ISA и определяет подсистему со стандартными быстрыми прерываниями, вложенной защитой sPMP, технологией безопасности RISC-V Worlds, а также поддержкой отладки и трассировки.
Развенчание мифов об архитектуре
Сторонники RISC-V пересматривают распространенное мнение о «фрагментации» архитектуры, аргументируя, что речь идет о ее разнообразии. В качестве контраргумента приводятся данные: x86 охватывает двух производителей с разными спецификациями гипервизоров и IOMMU, а Arm выпустила четыре различных векторных архитектуры. В противовес этому RISC-V использует единое векторное расширение в прикладных ядрах, ИИ-ускорителях и встроенных системах.
Также критике подвергается утверждение о переизбытке расширений. В RISC-V их около 200, тогда как у AArch64 — около 400, а у x86_64 — около 800. RISC-V International подчеркивает, что управляет ими для обеспечения возможности повторного использования.
Компания SiFive отмечает, что привлекательность RISC-V заключается не только в дешевизне. Конкуренция снижает стоимость, но также стимулирует развитие производительности, энергоэффективности и функционала, предлагая свободу инноваций в сочетании со стандартным стеком ПО, чего не могут обеспечить другие архитектуры.
Миф о слабости переменной длины инструкций опровергается тем, что длина кодируется всего двумя битами, что улучшает плотность кода. ARM и POWER сами перешли к использованию префиксных инструкций, когда место для фиксированного кодирования закончилось.
Наконец, опровергается миф о необходимости «слияния» инструкций (instruction fusion) для конкурентоспособности. Базовая архитектура RISC-V уже позволяет одной инструкцией выполнять сравнение и переход, тогда как x86 и Arm требуют слияния для подобных операций, а опциональное слияние в RISC-V позволяет сохранять гибкость без введения сложных макроинструкций.
Итоги: переход к серверным и ИИ-решениям
Архитектура RISC-V окончательно трансформировалась из сугубо академического проекта в стандартизированную экосистему с четко определенными профилями, которая теперь нацелена непосредственно на сегменты серверов и искусственного интеллекта.
Появление первых серверов на базе профиля RVA23, ожидаемое в текущем году, служит практическим подтверждением того, что работа по стандартизации, описанная в рамках данного доклада, успешно воплощается в реальном «железе».
За прогрессом в этом направлении стоит внимательно следить, поскольку RISC-V продолжает свое дальнейшее продвижение в сферу центров обработки данных.
